TechCodeview

Verilog visada blokas yra vienas iš procedūrinių blokų. Teiginiai visada bloke vykdomi nuosekliai.

Visada blokas visada vykdomas, skirtingai nei pradiniai blokai, kurie vykdomi tik vieną kartą modeliavimo pradžioje. Visada blokas turi turėti jautrų sąrašą arba su juo susietą delsą

Jautrus sąrašas yra tas, kuris visada blokuoja, kada vykdyti kodo bloką.

Sintaksė

The Verilog visada blokuokite šią sintaksę

 always @ (event) [statement] always @ (event) begin [multiple statements] end 

Pavyzdžiai

Simbolis @ po rezervuoto žodžio visada , rodo, kad blokas bus suaktyvintas adresu sąlyga skliausteliuose po simbolio @.

 always @ (x or y or sel) begin m = 0; if (sel == 0) begin m = x; end else begin m = y; end end 

Aukščiau pateiktame pavyzdyje aprašome 2:1 mux su įvestimis x ir y. The tai yra pasirinkimo įvestis ir m yra mux išvestis.

perbrauktas žymėjimas

Taikant bet kokią kombinuotą logiką, išvestis keičiasi, kai pasikeičia įvestis. Kai ši teorija taikoma visada blokams, tada visada blokuose esantis kodas turi būti vykdomas, kai pasikeičia įvesties arba išvesties kintamieji.

PASTABA: Jis gali valdyti reg ir sveikųjų skaičių duomenų tipus, bet negali valdyti laidų duomenų tipų.

„Verilog“ yra dviejų tipų jautrus sąrašas, pvz.:

1. Jautrumas lygiui (kombinuotoms grandinėms).
2. Jautrus kraštams (šlepečiams).

Žemiau pateiktas kodas yra tas pats 2:1 mux, bet išvestis m dabar yra flip-flop išvestis.

 always @ (posedge clk ) if (reset == 0) begin m <= 0; end else if (sel="=" 0) begin m <="x;" pre> <h4>NOTE: The always block is executed at some particular event. A sensitivity list defines the event.</h4> <h3>Sensitivity List</h3> <p>A sensitivity list is an expression that defines when the always block executed, and it is specified after the @ operator within the parentheses ( ). This list may contain either one or a group of signals whose value change will execute the always block.</p> <p>In the code shown below, all statements inside the always block executed whenever the value of signals x or y change.</p> <pre> // execute always block whenever value of &apos;x&apos; or &apos;y&apos; change always @ (x or y) begin [statements] end </pre> <p> <strong>Need of Sensitivity List</strong> </p> <p>The always block repeats continuously throughout a simulation. The sensitivity list brings a certain sense of timing, i.e., whenever any signal in the sensitivity list changes, the always block is triggered.</p> <p>If there are no timing control statements within an always block, the simulation will hang because of a zero-delay infinite loop.</p> <p>For example, always block attempts to invert the value of the signal clk. The statement is executed after every 0-time units. Hence, it executes forever because of the absence of a delay in the statement.</p> <pre> // always block started at time 0 units // But when is it supposed to be repeated // There is no time control, and hence it will stay and // be repeated at 0-time units only and it continues // in a loop and simulation will hang always clk = ~clk; </pre> <p>If the sensitivity list is empty, there should be some other form of time delay. Simulation time is advanced by a delay statement within the always construct.</p> <pre> always #10 clk = ~clk; </pre> <p>Now, the clock inversion is done after every 10-time units. That&apos;s why the real Verilog design code always requires a sensitivity list.</p> <h4>NOTE: Explicit delays are not synthesizable into logic gates.</h4> <h3>Uses of always block</h3> <p>An always block can be used to realize combinational or sequential elements. A sequential element like flip flop becomes active when it is provided with a clock and reset.</p> <p>Similarly, a combinational block becomes active when one of its input values change. These hardware blocks are all working concurrently independently of each other. The connection between each is what determines the flow of data.</p> <p>An always block is made as a continuous process that gets triggered and performs some action when a signal within the sensitivity list becomes active.</p> <p>In the following example, all statements within the always block executed at every positive edge of the signal clk</p> <pre> // execute always block at the positive edge of signal &apos;clk&apos; always @ (posedge clk) begin [statements] end </pre> <h3>Sequential Element Design</h3> <p>The below code defines a module called <strong> <em>tff</em> </strong> that accepts a data input, clock, and active-low reset. Here, the always block is triggered either at the positive edge of the <strong> <em>clk</em> </strong> or the negative edge of <strong> <em>rstn</em> </strong> .</p> <p> <strong>1. The positive edge of the clock</strong> </p> <p>The following events happen at the positive edge of the clock and are repeated for all positive edge of the clock.</p> <p> <strong>Step 1:</strong> First, if statement checks the value of active-low reset <strong> <em>rstn</em> </strong> .</p> <ul> <li>If <strong> <em>rstn</em> </strong> is zero, then output q should be reset to the default value of 0.</li> <li>If <strong> <em>rstn</em> </strong> is one, then it means reset is not applied and should follow default behavior.</li> </ul> <p> <strong>Step 2:</strong> If the previous step is false, then</p> <ul> <li>Check the value of d, and if it is found to be one, then invert the value of q.</li> <li>If d is 0, then maintain value of q.</li> </ul> <pre> module tff (input d, clk, rstn, output reg q); always @ (posedge clk or negedge rstn) begin if (!rstn) q <= 0; else if (d) q <="~q;" end endmodule pre> <p> <strong>2. Negative edge of reset</strong> </p> <p>The following events happen at the negative edge of <strong> <em>rstn</em> </strong> .</p> <p> <strong>Step 1:</strong> First, if statement checks the value of active-low reset <strong> <em>rstn</em> </strong> . At the negative edge of the signal, its value is 0.</p> <ul> <li>If the value of <strong> <em>rstn</em> </strong> is 0, then it means reset is applied, and output should be reset to the default value of 0.</li> <li>And if the value of <strong> <em>rstn</em> </strong> is 1, then it is not considered because the current event is a negative edge of the <strong> <em>rstn</em> </strong> .</li> </ul> <h3>Combinational Element Design</h3> <p>An always block can also be used in the design of combinational blocks.</p> <p>For example, the digital circuit below represents three different logic gates that provide a specific output at signal o.</p> <img src="//techcodeview.com/img/verilog-tutorial/39/verilog-always-block.webp" alt="Verilog Always Block"> <p>The code shown below is a module with four input ports and a single output port called o. The always block is triggered whenever any of the signals in the sensitivity list changes in value.</p> <p>The output signal is declared as type <strong> <em>reg</em> </strong> in the module port list because it is used in a procedural block. All signals used in a procedural block should be declared as type <strong> <em>reg</em> </strong> .</p> <pre> module combo (input a, input b, input c, input d, output reg o); always @ (a or b or c or d) begin o <= ~((a & b) | (c^d)); end endmodule < pre> <p>The signal o becomes 1 whenever the combinational expression on the RHS becomes true. Similarly, o becomes 0 when RHS is false.</p> <hr></=></pre></=></pre></=>

Jautrumo poreikių sąrašas

Visada blokas kartojasi nenutrūkstamai viso modeliavimo metu. Jautrumo sąrašas suteikia tam tikrą laiko pojūtį, t. y. kai pasikeičia bet koks jautrumo sąrašo signalas, visada suveikia blokavimas.

Jei visada bloke nėra laiko valdymo teiginių, modeliavimas nutrūks dėl nulinės delsos begalinės kilpos.

strep c

Pavyzdžiui, visada blokuokite bandymus invertuoti signalo clk reikšmę. Teiginys vykdomas po kiekvienų 0 laiko vienetų. Vadinasi, jis vykdomas amžinai, nes pareiškimas nevėluojamas.

 // always block started at time 0 units // But when is it supposed to be repeated // There is no time control, and hence it will stay and // be repeated at 0-time units only and it continues // in a loop and simulation will hang always clk = ~clk; 

Jei jautrumo sąrašas tuščias, turėtų būti kitoks laiko delsos būdas. Modeliavimo laikas padidinamas delsos sakiniu visada konstrukcijoje.

 always #10 clk = ~clk; 

Dabar laikrodis apverčiamas kas 10 laiko vienetų. Štai kodėl tikras Verilog dizaino kodas visada reikalauja jautrumo sąrašo.

PASTABA: Aiškūs vėlavimai negali būti sintetinami į loginius vartus.

Visada bloko naudojimas

Visada blokas gali būti naudojamas kombinuotiems arba nuosekliems elementams realizuoti. Nuoseklus elementas, pvz., šlepetys, tampa aktyvus, kai jam suteikiamas laikrodis ir nustatomas iš naujo.

Panašiai kombinuotas blokas tampa aktyvus, kai pasikeičia viena iš jo įvesties reikšmių. Visi šie aparatūros blokai veikia vienu metu, nepriklausomai vienas nuo kito. Ryšys tarp kiekvieno yra tai, kas lemia duomenų srautą.

Visada blokuojamas kaip tęstinis procesas, kuris suaktyvinamas ir atlieka tam tikrą veiksmą, kai suaktyvėja signalas jautrumo sąraše.

Šiame pavyzdyje visi teiginiai visada bloke vykdomi kiekviename teigiamame signalo clk krašte

sql sąlygos

 // execute always block at the positive edge of signal 'clk' always @ (posedge clk) begin [statements] end 

Nuoseklus elementų dizainas

Žemiau pateiktas kodas apibrėžia modulį, vadinamą tff kuri priima duomenų įvestį, laikrodį ir aktyvaus žemo lygio atstatymą. Čia visada blokas suveikia arba teigiamame krašte clk arba neigiamas kraštas rstn .

1. Teigiamas laikrodžio kraštas

Šie įvykiai įvyksta teigiamoje laikrodžio briaunoje ir kartojasi visoms teigiamoms laikrodžio briaunoms.

1 žingsnis: Pirma, jei sakinys patikrina aktyvaus ir žemo atstatymo reikšmę rstn .

• Jeigu rstn yra nulis, tada išvestis q turėtų būti iš naujo nustatyta į numatytąją reikšmę 0.
• Jeigu rstn yra vienas, tai reiškia, kad nustatymas iš naujo netaikomas ir turėtų atitikti numatytuosius veiksmus.

2 žingsnis: Jei ankstesnis žingsnis yra klaidingas, tada

• Patikrinkite d reikšmę ir, jei nustatyta, kad ji yra viena, apverskite q reikšmę.
• Jei d yra 0, tada išlaikykite q reikšmę.

 module tff (input d, clk, rstn, output reg q); always @ (posedge clk or negedge rstn) begin if (!rstn) q <= 0; else if (d) q <="~q;" end endmodule pre> <p> <strong>2. Negative edge of reset</strong> </p> <p>The following events happen at the negative edge of <strong> <em>rstn</em> </strong> .</p> <p> <strong>Step 1:</strong> First, if statement checks the value of active-low reset <strong> <em>rstn</em> </strong> . At the negative edge of the signal, its value is 0.</p> <ul> <li>If the value of <strong> <em>rstn</em> </strong> is 0, then it means reset is applied, and output should be reset to the default value of 0.</li> <li>And if the value of <strong> <em>rstn</em> </strong> is 1, then it is not considered because the current event is a negative edge of the <strong> <em>rstn</em> </strong> .</li> </ul> <h3>Combinational Element Design</h3> <p>An always block can also be used in the design of combinational blocks.</p> <p>For example, the digital circuit below represents three different logic gates that provide a specific output at signal o.</p> <img src="//techcodeview.com/img/verilog-tutorial/39/verilog-always-block.webp" alt="Verilog Always Block"> <p>The code shown below is a module with four input ports and a single output port called o. The always block is triggered whenever any of the signals in the sensitivity list changes in value.</p> <p>The output signal is declared as type <strong> <em>reg</em> </strong> in the module port list because it is used in a procedural block. All signals used in a procedural block should be declared as type <strong> <em>reg</em> </strong> .</p> <pre> module combo (input a, input b, input c, input d, output reg o); always @ (a or b or c or d) begin o <= ~((a & b) | (c^d)); end endmodule < pre> <p>The signal o becomes 1 whenever the combinational expression on the RHS becomes true. Similarly, o becomes 0 when RHS is false.</p> <hr></=></pre></=>