„Verilog“ yra aparatūros aprašo kalba (HDL). Tai kalba, naudojama apibūdinti skaitmeninę sistemą, pvz., tinklo jungiklį, mikroprocesorių, atmintį ar šleifą. Naudodami HDL bet kokiu lygiu galime apibūdinti bet kokią skaitmeninę aparatinę įrangą. HDL aprašyti dizainai yra nepriklausomi nuo technologijos, juos labai lengva projektuoti ir derinti, ir paprastai jie yra naudingesni nei schemos, ypač didelėms grandinėms.
Kas yra Verilog?
„Verilog“ yra TECHNINĖS ĮRANGOS APRAŠYMO KALBA (HDL), kuri naudojama apibūdinti skaitmeninę sistemą, pvz., tinklo jungiklį ar mikroprocesorių arba atmintį.
Verilog buvo sukurta siekiant supaprastinti procesą ir padaryti HDL tvirtesnį ir lankstesnį. Šiandien „Verilog“ yra populiariausias DTL, naudojamas ir praktikuojamas visoje puslaidininkių pramonėje.
DTL buvo sukurta siekiant pagerinti projektavimo procesą, leidžiant inžinieriams apibūdinti pageidaujamą aparatūros funkcionalumą ir leisti automatizavimo įrankiams konvertuoti tą elgesį į tikrus aparatūros elementus, pvz., kombinuotus vartus ir nuoseklią logiką.
„Verilog“ yra kaip ir bet kuri kita aparatūros aprašymo kalba. Tai leidžia dizaineriams kurti dizainus pagal metodą „iš apačios į viršų“ arba „iš viršaus į apačią“.
Verilog abstrakcijos lygiai
„Verilog“ palaiko dizainą daugeliu abstrakcijos lygių, pavyzdžiui:
- Elgesio lygis
- Registras-perdavimo lygis
- Vartų lygis
Elgesio lygis
Elgsenos lygis apibūdina sistemą lygiagrečiais elgesio algoritmais. Kiekvienas algoritmas yra nuoseklus, o tai reiškia, kad jį sudaro po vieną vykdomų instrukcijų rinkinys. Funkcijos, užduotys ir blokai yra pagrindiniai elementai. Neatsižvelgiama į konstrukcinį projekto įgyvendinimą.
Registracija-perdavimo lygis
Projektai, kuriuose naudojamas registro perdavimo lygis, nurodo grandinės charakteristikas naudojant operacijas ir duomenų perdavimą tarp registrų.
Šiuolaikinis RTL kodo apibrėžimas yra „Bet koks kodas, kurį galima sintetinti, vadinamas RTL kodu“.
Vartų lygis
Sistemos charakteristikos apibūdinamos loginėmis nuorodomis ir jų laiko savybėmis loginiame lygmenyje. Visi signalai yra atskiri signalai. Jie gali turėti tik apibrėžtas logines reikšmes („0“, „1“, „X“, „Z“).
Naudojamos operacijos yra iš anksto apibrėžti loginiai primityvai (pagrindiniai vartai). Vartų lygio modeliavimas gali būti netinkama loginio dizaino idėja. Vartų lygio kodas generuojamas naudojant tokius įrankius kaip sintezės įrankiai, o jo tinklo sąrašas naudojamas vartų lygio modeliavimui ir užpakalinei programai.
Verilog istorija
- „Verilog HDL“ istorija siekia 1980-uosius, kai bendrovė „Gateway Design Automation“ sukūrė loginį simuliatorių „Verilog-XL“ ir aparatinės įrangos aprašymo kalbą.
- „Cadence Design Systems“ 1989 m. įsigijo „Gateway“, o kartu ir teises į kalbą bei simuliatorių. 1990 m. Cadence paskelbė kalbą viešai, siekdama, kad ji taptų standartine, nepatentuota kalba.
- Dabar „Verilog HDL“ prižiūri ne pelno siekianti organizacija „Accellera“, sukurta susijungus „Open Verilog International“ (OVI) ir „VHDL International“. OVI turėjo užduotį perimti kalbą taikant IEEE standartizacijos procedūrą.
- 1995 m. gruodžio mėn. Verilog HDL tapo IEEE Std. 1364-1995. 2001 m. buvo paskelbta gerokai pataisyta versija: IEEE Std. 1364-2001. 2005 m. buvo atlikta dar viena peržiūra, tačiau tai buvo tik keletas nedidelių pakeitimų.
- „Accellera“ taip pat sukūrė naują standartą „SystemVerilog“, kuris išplečia „Verilog“.
- „SystemVerilog“ tapo IEEE standartu (1800–2005) 2005 m.
Kuo Verilog naudingas?
„Verilog“ sukuria abstrakcijos lygį, kuris padeda paslėpti jo įgyvendinimo ir technologijos detales.
Pvz., D flip-flop konstrukcijai reikia žinoti, kaip turi būti išdėstyti tranzistoriai, kad būtų pasiektas teigiamos briaunos FF, ir kokio pakilimo, kritimo ir CLK-Q laiko reikia norint užfiksuoti vertę tarp šnipų. daug kitų į technologijas orientuotų detalių.
Galios išsklaidymo, laiko ir gebėjimo valdyti tinklus ir kitus šnipštus taip pat reikėtų nuodugniau suprasti fizines tranzistoriaus charakteristikas.
„Verilog“ padeda susitelkti ties elgesiu, o visa kita palikti spręsti vėliau.
Būtinos sąlygos
Prieš pradėdami mokytis Verilog, turėtumėte turėti pagrindines VLSI dizaino kalbos žinias.
- Turėtumėte žinoti, kaip veikia loginės diagramos, Būlio algebra, loginiai vartai, kombinacinės ir nuoseklios grandinės, operatoriai ir kt.
- Turėtumėte žinoti apie statinio laiko analizės sąvokas, tokias kaip sąrankos laikas, sulaikymo laikas, kritinis kelias, laikrodžio dažnio ribos ir kt.
- ASIC ir FPGA pagrindai ir sintezės bei modeliavimo koncepcijos.
Publika
Mūsų „Verilog“ mokymo programa skirta padėti pradedantiesiems, projektavimo inžinieriams ir tikrinimo inžinieriams, norintiems išmokti modeliuoti skaitmenines sistemas naudojant „Verilog HDL“, kad būtų galima atlikti automatinę sintezę. Pasibaigus šiam vadovui, jūs įgysite vidutinį „Verilog“ patirties lygį.
Problema
Užtikriname, kad naudodami „Verilog“ mokymo programą nerasite jokių problemų. Bet jei yra klaida, pateikite klausimą kontaktų formoje.